En la figura 65 se muestra el circuito lógico del decodificador 2×4. Figura 65. Diagrama lógico del decodificador 2 x 4 con entrada de habilitación br img src="Diapositiva66.png" alt="Monografias.com"/ br Diseño Digital para Ingeniería 69
Decodificador de 3 a 8 líneas (3 bits)
El decodificador de 3 a 8 líneas activa una sola de las 8 líneas de salida de acuerdo con el código binario presente en las 3 líneas de entrada. Las salidas son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en cualquier momento.
Las entradas del decodificador son x, y, z y las salidas van de y0 a y7(activas bajas). La tabla de verdad del decodificador se muestra en la tabla 33. Tabla 33. Tabla de verdad para el Decodificador de 3 a 8 líneas.
Como la tabla anterior tiene 8 salidas, por lo tanto sería necesario dibujar ocho mapas de karnaugh para simplificar cada una de las funciones de salida.
Por tanto procedimiento, se puede dibujar un solo mapa y reducir la función para cada término por separado. La reducción de cada término da como resultado la equivalencia entre cada mintérmino de entrada y la salida correspondiente.
Por ejemplo, la entrada 110 activará la salida Y6. En el circuito el mintérmino corresponderá a una compuerta AND de tres entradas con las variables A·B·C’ como entradas. De manera similar se construye el circuito para el resto de entradas. El circuito lógico del decodificador de 3 a 8 líneas se representa en la figura 66. br img src="Diapositiva67.png" alt="Monografias.com"/ br Diseño Digital para Ingeniería 70 Figura 66. Diagrama lógico de un Decodificador 3 x 8.
Decodificador de 4 a 16 líneas (4 bits)
El decodificador de 4 a 16 líneas activa una sola de las 16 líneas de salida de acuerdo con el código binario presente en las 4 líneas de entrada. Las salidas son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en cualquier momento.
Las entradas son w, x, y, z y las salidas son y0 a y15 (activas bajas). La tabla 34 muestra la tabla de verdad para el decodificador. Entradas Salidas w x y z y0 y1 y2 y3 y4 y5 y6 y7 y8 y9 y10 y11 y12 y13 Y14 y15 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 Tabla 34. Tabla de verdad para el decodificador de 4 a 16 líneas br img src="Diapositiva68.png" alt="edu.red"/ br Diseño Digital para Ingeniería 71
Similar al decodificador de 3 a 8, la salida correspondiente a cada código es el mintérmino correspondiente a cada entrada. La simplificación de la función necesitaría de 16 mapas para la reducción. En vez de construir 16 mapas, se construye solo uno, en el cuál se representa cada uno de los valores para cada combinación de entrada (Ver figura 67). Los mintérminos no se pueden asociar por la consideración anterior, pero el ejemplo sirve para mostrar la construcción del circuito lógico. Figura 67. Mapa de karnaugh de la función del decodificador de 4 a 16 líneas
En la tabla el término Y7 se obtiene del mintérmino m7 (W’·Z·Y·X). En la entrada, los valores 0111 activarán la salida Y7. El resto del circuito lógico se construye de manera similar. El diagrama de bloques del circuito lógico se representa en la figura 68. Figura 68. Diagrama de bloques del decodificador 4 a 16 líneas
Ejemplos de Aplicación en los Computadores br img src="Diapositiva69.png" alt="edu.red"/ br Diseño Digital para Ingeniería 72
En la comunicación entre los diferentes dispositivos que conforman un computador, se emplean puertos de E/S y memorias. Entre las aplicaciones más comunes de los decodificadores se encuentra la habilitación de puertos de E/S en los computadores.
Cada uno de los dispositivos dentro de un computador posee una dirección que es codificada mediante un código binario (dirección) y cuando es necesario comunicarse con un dispositivo, la CPU del computador envía la dirección del puerto o posición de memoria al que se encuentra conectado el dispositivo. El código binario de la dirección es decodificado, activando la salida que habilita el dispositivo correspondiente.
Los decodificadores también son utilizados internamente en los chips de memoria para direccionar las posiciones de memoria de las palabras binarias almacenadas. Como ejemplo, un computador que maneja direcciones de 16 bits, tiene la capacidad de direccionar 216 = 65536 posiciones de memoria, o lo que equivale a 64 K.
Decodificadores BCD a 7 segmentos
El decodificador de BCD a siete segmentos es un circuito combinacional que permite un código BCD en sus entradas y en sus salidas activa un display de 7 segmentos para indicar un dígito decimal.
El Display de Siete Segmentos
El display está formado por un conjunto de 7 leds conectados en un punto común en su salida. Cuando la salida es común en los ánodos, el display es llamado de ánodo común y por el contrario, sí la salida es común en los cátodos, llamamos al display de cátodo común. En la figura 69,se muestran ambos tipos de dispositivos. En el display de cátodo común, una señal alta encenderá el segmento excitado por la señal. La alimentación de cierta combinación de leds, dará una imagen visual de un dígito de 0 a 9. Figura 69. Display de ánodo común y cátodo común br img src="Diapositiva70.png" alt="edu.red"/ br Diseño Digital para Ingeniería 73
Decodificador de BCD a Siete Segmentos
El decodificador requiere de una entrada en código decimal binario BCD y siete salidas conectadas a cada segmento del display. La figura 70 representa en un diagrama de bloques el decodificador de BCD a 7 segmentos con un display de cátodo común. Figura 70. Diagrama de bloques de un decodificador BCD a siete segmentos
Suponiendo que el visualizador es un display de cátodo común, se obtiene una tabla cuyas entradas en código BCD corresponden a A, B, C y D y unas salidas correspondientes a los leds que se encenderían en cada caso para indicar el dígito decimal. La tabla 35 muestra el caso de ejemplo. Valor decimal
0 1 2 3 4 5 6 7 8 9 10 … 15 Entradas A B C D 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 .. .. .. .. 1 1 1 1 a 1 0 1 1 0 1 1 1 1 1 X X X Salidas b c d e f 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 0 0 1 1 0 0 1 0 1 1 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 0 1 XXXXX XXXXX XXXXX g 0 0 1 1 1 1 1 0 1 1 X X X Tabla 35. Tabla de verdad del decodificador BCD a siete segmentos.
Los valores binarios 1010 a 1111 en BCD nunca se presentan, entonces las salidas se tratan como condiciones de no importa. br img src="Diapositiva71.png" alt="edu.red"/ br Diseño Digital para Ingeniería 74
La simplificación de la información contenida en la tabla 35 requiere de siete tablas de verdad, que se pueden separar para cada segmento. Por consiguiente, un 1 en la columna indica la activación del segmento y varios de estos segmentos activados indican visualmente el número decimal requerido.
Según la información de la tabla de verdad, se puede obtener la expresión para cada segmento en suma de productos o producto de sumas según la cantidad de unos y ceros presentes.
Salida a En la columna a existen 3 ceros y 7 unos, entonces es más fácil obtener la función PDS:
a = (A+B+C+D’)·(A+B’+C+D)= A + D·(B+C) + B’·(D’+C) = A + A·B’ + A·C + A·D + B·A + B·C + B·D + C·A + C·B’+ C + C·D + D’·A + D’·B’ + D’·C
a = A + (A·B’+B·A)+(A·C+C·A)+ (A·D+D’·A)+( B·C+C·B’) + B·D + C + (C·D+D’·C) + D’·B’ = A + A +A·C + A+ C + B·D + C + C + D’·B’ = A + A.C + C + B·D + D’·B’
a = A + C + (B ? D)’ Figura 71. Circuito para la salida a del decodificador BCD a siete segmentos
Salida c En la columna de la salida c se tiene un solo 0, entonces se emplea el PDS:
c = (A + B + C’ + D)
Figura 72. Circuito para la salida c del decodificador BCD a siete segmentos
Salida e La columna correspondiente a esta salida tiene 4 unos y 5 ceros. Es mejor utilizar la representación SDP:
e = (A’·B’·C’·D’) + (A’·B’·C·D’) + (A’·B·C·D’) + (A·B’·C’·D’) ; factorizando el primer término con el cuarto y el segundo con el tercero:
e = B’·C’·D’ + A’·C·D’ = D’·(B’·C’+ A’·C) br img src="Diapositiva72.png" alt="edu.red"/ br Diseño Digital para Ingeniería 75 Figura 73. Circuito para la salida e del decodificador BCD a siete segmentos
El resto de salidas se obtiene por las mismas deducciones anteriores.
3.3. Registros de Tres Estados
El principio básico de un registro de estados es la presencia de tres estados para la salida del dispositivo (0, 1 y alta impedancia) según el valor de una entrada de control predeterminada. El dispositivo más básico es el registro ("buffer") de tres estados. Este registro posee una entrada de habilitación ("entrada lateral al registro") para determinar su comportamiento como amplificador, inversor ordinario o dispositivo de alta impedancia. La figura 74 muestra el símbolo lógico del registro. En los casos 1 y 3 se habilita con estado activo alto y en los casos 2 y 4 se habilita con estado activo bajo. En estado de activación la salida se comporta como amplificador o inversor. Cuando la entrada de habilitación se niega, la salida va a un estado de alta impedancia (Z). Figura 74. Registros de tres estados
Estos dispositivos permiten que varias fuentes puedan compartir una misma línea de comunicación, siempre y cuando una sola fuente utilice la línea a la vez. Un circuito de este tipo se muestra en la figura 75. El circuito se configura con un decodificador para seleccionar una de ocho líneas de salida.
Por ejemplo, la selección 001 habilita la salida Y1 en estado bajo, activando el registro 2 y coloca la información de entrada del registro en la línea de comunicación. br img src="Diapositiva73.png" alt="edu.red"/ br Diseño Digital para Ingeniería 76 Figura 75. Circuito lógico para una línea de comunicación
Los registros de tres estados pasan más rápidamente al estado Z. Por el contrario, el tiempo de transición para salir del estado Z es mucho más demorado. El tiempo muerto en la línea de comunicación debe ser lo bastante largo para tomar en cuenta las diferencias del peor caso entre los tiempos de activación y desactivación de los dispositivos al igual que las asimetrías en las señales de control de los tres estados.
3.4. Codificadores y Decodificadores
Un codificador tiene 2n o menos líneas de entrada y n líneas de salida. Por ejemplo, en una de las entradas se puede ingresar un dígito decimal u octal y generarse un código de salida en BCD o binario. La función de los codificadores es inversa a la de los decodificadores. Los codificadores se utilizan también para codificar símbolos diferentes y caracteres alfabéticos. 2n Entradas ——[ ]—— n salidas Codificador Binario
El codificador binario tiene 2n entradas y n salidas. Sólo, una sola de las entradas puede estar activada. La salida suministra el valor binario correspondiente a la entrada activada. Este tipo de decodificador opera en forma contraria a los decodificadores de 2 a 4, 3 a 8, estudiados antes.
Codificador de 8 a 3.
El codificador 8 a 3 tiene 8 entradas (I0 a I7), una para cada uno de los ocho dígitos y 3 salidas que conforman el número binario equivalente (A0 a A2). La figura 76 muestra en el diagrama de bloques del decodificador. br img src="Diapositiva74.png" alt="edu.red"/ br Diseño Digital para Ingeniería 77 Figura 76. Codificador de 8 a 3
La tabla de verdad se muestra en la tabla 36. Tabla 36. Tabla de verdad de codificador de 8 a 3.
En la tabla de verdad, A0 tiene un 1 lógico para la columnas de entrada con subíndice impar. La salida A1 es 1 en la columnas I2, I3, I6 e I7 y la salida A2 es 1 en la columnas I4, I5, I6 e I7. Las expresiones lógicas son las siguientes:
A0 = I1 + I3 + I5 + I7
A1 = I2 + I3 + I6 + I7
A2 = I4 + I5 + I6 + I7
Por ejemplo, sí está activada la entrada 3, la salida es 011. El circuito se construye con compuertas OR y se muestra en la figura 77. br img src="Diapositiva75.png" alt="edu.red"/ br Diseño Digital para Ingeniería 78 Figura 77. Circuito lógico del decodificador 8 a 3.
Codificador sin prioridad
Los circuitos codificadores pueden ser diseñados con prioridad o sin ella. En los codificadores sin prioridad con entradas activas altas, la activación de más de una entrada simultáneamente con valor 1, genera un código erróneo en la salida, de acuerdo al número de entradas excitadas con el respectivo valor. La solución de este conveniente se logra empleando codificadores de prioridad.
Codificador de prioridad
Los codificadores de prioridad seleccionan la entrada de mayor prioridad cuando se presentan varias entradas activas simultáneamente. En la tabla 37 se muestra la lógica de entrada y de salida de un decodificador. Tabla 37. Tabla de verdad del Codificador de Prioridad. br img src="Diapositiva76.png" alt="edu.red"/ br Diseño Digital para Ingeniería 79
El decodificador se encuentra comercialmente tal como se encuentra dispuesto en la figura 78. La diferencia radica en unas entradas de habilitación adicionales que activan las entradas ó las salidas a unos valores predefinidos. Figura 78. Diagrama de Bloques del codificador de Prioridad.
Codificador Decimal – BCD
El codificador decimal a BCD posee diez entradas, correspondientes cada una a un dígito decimal y cuatro salidas en código BCD (8421). El diagrama de bloques de la figura 79 muestra la disposición de entradas y salidas del decodificador. Figura 79. Diagrama de Bloques del codificador Decimal a BCD.
En la tabla 38 se encuentra el código BCD correspondiente a cada dígito decimal. br img src="Diapositiva77.png" alt="edu.red"/ br Diseño Digital para Ingeniería 80 Tabla 38. Código Decimal –BCD.
El bit A3 es el más significativo del código BCD y es 1 para los decimales 8 ó 9. La expresión para este bit en función de los dígitos decimales se escribe:
A3 = 8+9
Por tanto las funciones siguientes corresponden a:
A2 = 4+5+6+7
A1 = 2+3+6+7
A0 = 1+3+5+7+9.
Ahora configurando el análisis en un circuito combinacional, se obtiene el siguiente circuito sin necesidad de una entrada para el bit 0. Figura 80. Circuito lógico del codificador BCD a Decimal br img src="Diapositiva78.png" alt="edu.red"/ br Diseño Digital para Ingeniería
Aplicaciones
Los codificadores encuentran mayor aplicación en los dispositivos de entrada y salida. señal de entrada es introducida de una forma comprensible para el usuario y "traducción" la realiza el codificador a un código comprensible para el equipo. En teclado, cuando se pulsa la tecla correspondiente a un dígito, esta entrada se codifica 81
La la un en código BCD.
3.5. Multiplexores y Demultiplexores
Multiplexar es transmitir datos de una de n fuentes a la salida del circuito combinacional. El demultiplexor desempeña la función contraria.
Multiplexores (MUX) Selector de Datos
Es la versión electrónica de un conmutador rotatorio en un solo sentido, se puede comparar con un selector mecánico en una sola dirección. También se puede definir como un proceso de selección de una entrada entre varias y la transmisión de los datos seleccionados hacia un solo canal de salida.
Un multiplexor es un circuito combinacional que selecciona una de n líneas de entrada y transmite su información binaria a la salida. La selección de la entrada es controlada por un conjunto de líneas de selección. La relación de líneas de entrada y líneas de selección está dada por la expresión 2n, donde n corresponde al número de líneas de selección y 2n al número de líneas de entrada. Figura 81. Multiplexores (MUX) Selector de Datos
En la figura 81, se compara un selector mecánico de datos y un selector electrónico de datos. En el primer caso la selección del dato se logra girando mecánicamente el rotor del conmutador, y en el selector electrónico de datos multiplexor se selecciona el dato colocando el número binario adecuado en las entradas de selección de datos A, B, C. br img src="Diapositiva79.png" alt="edu.red"/ br Diseño Digital para Ingeniería 82
A continuación se ilustra el multiplexor comercial TTL 74150 que tiene las siguientes características:
1. Consta de 16 entradas de datos.
2. Tiene una única salida invertida w (pin 10).
3. Posee cuatro entradas selectoras de datos de A a D (pin 15 al 11).
4. Tiene una entrada de habilitación denominada STROBE que se considera como un conmutador ON-OFF. Figura 82. Multiplexores (MUX) Selector de Datos 74150
La tabla de verdad del selector de datos 74150 nos muestra en su primera línea la entrada de habilitación (STROBE) en alto lo cual no habilita ningún dato, sea cualquiera la entrada de selección, como resultado obtendremos en la salida una tensión alta. En la segunda línea tenemos las entradas de habilitación en bajo lo cual habilita las entradas selectoras de datos que en este caso están en bajo por lo cual en la salida obtendremos la entrada E.
Multiplexor de 2 entradas
El multiplexor se caracteriza por tener dos líneas de entrada, una línea de selección y una de salida. En el multiplexor, las entradas son I0 e I1 y la selección viene dada por el valor de la entrada S.
El valor de la salida Y depende de los valores lógicos ingresados en los cuadros de texto para las variables I0, I1 y S. Por ejemplo, sí I0=0, I1=1 y S=0, entonces Y=I0=0.
La tabla de verdad se muestra en la tabla 39.
S Y br img src="Diapositiva80.png" alt="edu.red"/ br Diseño Digital para Ingeniería 83 Tabla 39. Tabla de verdad de un multiplexor de dos entradas
El circuito lógico se muestra en la figura 83. Figura 83. Multiplexor 2 a 1
Multiplexor de 4 entradas
El multiplexor de 4 entradas es un multiplexor de 4 líneas a 1. La figura 84 muestra el diagrama de bloques del multiplexor. Las entradas son I0, I1, I2 e I3 y la selección viene dada por las entradas S0 y S1. El valor de la salida Y depende de los valores lógicos presentes en las entradas de datos y la selección. Figura 84. Multiplexor 4 a 1
La tabla de verdad se muestra en la tabla 40. Por ejemplo, sí I0=1, I1=1, I2=0, I3=1 y S1=1, S0=0 entonces Y=I2=0. br img src="Diapositiva81.png" alt="edu.red"/ br Diseño Digital para Ingeniería 84 Tabla 40. Tabla de verdad de un multiplexor de cuatro entradas.
El problema consiste en definir un conjunto de expresiones para construir el circuito lógico. La ecuación en cada fila, se obtiene a partir del dato de entrada y la entrada de selección de datos:
La salida es Y= I0, sí S1=0 y S0=0. Entonces Y = I0·S1’·S0’.
La salida es Y= I1, sí S1=0 y S0=1. Entonces Y = I1·S1’·S0.
La salida es Y= I2, sí S1=1 y S0=0. Entonces Y = I2·S1·S0’.
La salida es Y= I3, sí S1=1 y S0=1. Entonces Y = I3·S1·S0.
Sumando lógicamente las ecuaciones anteriores:
Y = I0·S1’·S0’ + I1·S1’·S0 + I2·S1·S0’ + I3·S1·S0
En consecuencia, el circuito asociado se implementa en la figura 85. Figura 85. Circuito Lógico de un multiplexor 4 a 1 br img src="Diapositiva82.png" alt="edu.red"/ br Diseño Digital para Ingeniería 85
Demultiplexores DEMUX (Distribuidores de datos)
Un demultiplexor es un circuito combinacional que recibe información en una sola línea y la transmite a una de 2n líneas posibles de salida. La selección de una línea de salida especifica se controla por medio de los valores de los bits de n líneas de selección. La operación es contraria al multiplexor. Figura 86. Demultiplexor (Distribuidor de datos)
.
La figura 87 muestra un demultiplexor de 1 a 4 líneas. Las líneas de selección de datos activan una compuerta cada vez y los datos de la entrada pueden pasar por la compuerta hasta la salida de datos determinada. La entrada de datos se encuentra en común a todas las AND. Figura 87. Circuito Lógico de un Demultiplexor de 1 a 4 líneas.
El decodificador de la figura 88 funciona como un demultiplexor si la línea E se toma como línea de entrada de datos y las líneas I0 e I1 como líneas de selección. Observe que la variable de entrada E tiene un camino a todas las salidas, pero la información de entrada se dirige solamente a una de las líneas de salida de acuerdo al valor binario de las dos líneas de selección I0 e I1. Por ejemplo si la selección de las líneas I0I1 = 10 la salida Y2 br img src="Diapositiva83.png" alt="edu.red"/ br Diseño Digital para Ingeniería 86
tendrá el mismo valor que la entrada E, mientras que las otras salidas se mantienen en nivel bajo. Figura 88. Circuito Lógico de un Decodificador/Demultiplexor.
En consecuencia, como las operaciones decodificador y demultiplexor se obtienen del mismo circuito, un decodificador con una entrada de activación se denomina decodificador/demultiplexor; siendo la entrada de activación la que hace al circuito un demultiplexor.
La tabla de verdad se muestra en la tabla 41 Tabla 41. Tabla de verdad de un decodificador/demultiplexor
Los DEMUX están disponibles en versiones TTL y CMOS de una entrada y cuatro salidas, una entrada y ocho salidas, una entrada y diez salidas y una entrada y dieciséis salidas.
El CI decodificador/demultiplexor de 4 a 16 TTL 74LS154 tiene dos entradas de datos G1 y G2 que activan a una única entrada en el nivel BAJO.
La figura 89 muestra el DEMUX 74LS154 que tiene 16 salidas de 0 a 15 con 4 entradas de datos (D a A) sus salidas son activas en bajo por lo que normalmente están en alto y cuando se activan están en bajo, además como se había dicho antes tiene dos entradas de datos G1 y G2 negados que realizan la operación NOR para generar la única entrada de datos lo que quiere decir que para poder activar un dato deben estar los dos en bajo. br img src="Diapositiva84.png" alt="edu.red"/ br Diseño Digital para Ingeniería 87 Figura 89. Demultiplexor 74154.
3.6. Generadores de Paridad
La transmisión binaria por diversos medios de comunicación está sujeta a errores por fallas en los sistemas digitales o la presencia de ruido eléctrico. Cualquier condición interna o externa al sistema puede alterar el valor de los ceros a unos o viceversa. Cuando se altera un solo bit, decimos que el bit distorsionado contiene un error individual.
De la misma forma, dos o más bits distorsionados, involucran un error múltiple, pero estos errores tienen menor probabilidad de ocurrencia a los errores individuales. Un código que permite detectar errores es el código de paridad. El principio es añadir un bit de paridad para hacer que el número total de bits (incluida la palabra) sea par o impar. Un bit de paridad par, incluido con el mensaje (palabra), convierte el número total de unos en par (paridad par) y el bit de paridad impar hace el total de unos impar (paridad impar).
El generador de paridad es un sistema combinacional que permite generar el bit de paridad de una palabra de código. La información se transmite y el comprobador de paridad recepciona la información con el fin de validarla.
Ejemplo Construir un generador de paridad par y el respectivo comprobador de paridad para tres bits .
En la tabla 42 los bits de entrada A, B, C constituyen el mensaje y el bit de paridad P la salida. En la tabla, se escoge P de tal forma que la suma todos los unos es par. br img src="Diapositiva85.png" alt="edu.red"/ br Diseño Digital para Ingeniería 88 Tabla 42. Tabla de verdad de un generador de paridad.
La figura 90 muestra la función en un mapa de karnaugh de tres variables. Figura 90. Mapa de Karnaugh del generador de paridad
La paridad esta directamente relacionada con la operación EXOR. En una expresión OR- Exclusiva de n variables, 2n/2 términos mínimos tienen un número par de unos. La otra mitad tiene un número impar de unos. Observando el mapa se puede deducir que la mitad de los términos mínimos tiene un número par de unos. La función puede expresarse en términos de una operación EXOR con las tres variables de la siguiente forma:
P = S (m1, m2, m4, m7)
Asumiendo
P = S (m1, m2, m4, m7)= (A ? B) ? C
= (A·B’ + A’·B) ? C
= (A·B’ + A’·B)·C’+ (A·B’ + A’·B)’·C
= A·B’·C’ + A’·B·C’ + [(A·B’)’·(A’·B)’]·C br img src="Diapositiva86.png" alt="edu.red"/ br Diseño Digital para Ingeniería 89
= A·B’·C’ + A’·B·C’ + [(A’+B)·(A+B’)]·C
= A·B’·C’ + A’·B·C’ + (A’·A+A’·B’+B·A+B·B’)·C
= A·B’·C’ + A’·B·C’+A’·B’·C+A·B·C
Llegamos a la igualdad,
P = S (m1, m2, m4, m7) = A’·B’·C + A’·B·C’+ A·B’·C’ + A·B·C
Entonces,
P=A ? B ? C
El circuito realiza la función EXOR de un numero n de variables, constituyendo a la salida un uno lógico si el número de unos aplicados a sus entradas es impar y un cero si el número es par.
El diagrama lógico del generador de paridad se muestra en la figura 91. El circuito está conformado por dos compuertas EXOR. Figura 91. Circuito Lógico para el Generador de Paridad Par de tres bits.
El bit de paridad y el mensaje de tres bits, se transmiten a su destino donde se aplican a un circuito de observación de paridad.
La salida C del comprobador de paridad debe ser 1 para indicar el error de transmisión. El error se presenta cuando el número de unos en sus entradas es impar.
La tabla de verdad 43 muestra las entradas y las salidas del circuito. br img src="Diapositiva87.png" alt="edu.red"/ br Diseño Digital para Ingeniería 90 Tabla 43. Mapa de Karnaugh del comprobador de paridad.
La figura 92 muestra la función en un mapa de karnaugh de tres variables. Figura 92. Mapa de Karnaugh del comprobador de paridad.
En el mapa de karnaugh se pueden observar los unos en los mintérminos que tienen un número impar de unos. La función puede expresarse en términos de la operación OR-Exclusiva. La demostración es la siguiente:
CP= A ? B ? C ? D
=A ? B ? C ? D br img src="Diapositiva88.png" alt="edu.red"/ br Diseño Digital para Ingeniería 91 = (A ? B) ? (C ? D)
= (A·B’ + A’·B) ? (C·D’ +C’·D)
= (A·B’ + A’·B)·(C·D+C’·D’) + (A·B+ A’·B’)·(C·D’+C’·D)
Entonces,
CP = S (m1, m2, m4, m7, m8, m11, m13, m14).
El circuito lógico se muestra en la figura 93 Figura 93. Circuito Lógico para el comprobador de paridad par de tres bits
3.7. Comparadores
Los circuitos comparadores son sistemas combinacionales que comparan la magnitud de dos números binarios de n bits e indican cuál de ellos es mayor, menor o sí existe igualdad entre ellos. Existen varias configuraciones de circuitos de un nivel sencillo a uno más complejo para determinar relaciones de magnitud.
Comparador de Magnitudes de un Bit
La comparación de dos bits se puede realizar por medio de una compuerta EXOR o una NEXOR. La salida del circuito es 1 si sus dos bits de entrada son diferentes y 0 si son iguales. La figura 94.muestra el circuito comparador de magnitudes de un bit. Figura 94. Comparador de magnitudes de un bit
Comparador de Magnitudes de Dos Bits br img src="Diapositiva89.png" alt="edu.red"/ br Diseño Digital para Ingeniería 92
Los números A y B de dos bits en orden significativo ascendente a descendente se ordenan de la siguiente forma:
A = A1·A0
B = B1·B0
En un comparador de dos bits se utilizan dos compuertas EXOR. El comparador se muestra en la figura 95. Los bits más significativos se comparan en la compuerta 1 y los dos menos significativos en la compuerta 2. En el caso de números iguales, los bits también son iguales, teniendo como salida en cada EXOR el valor 0. Cada EXOR se invierte y la salida de la compuerta AND tendrá un 1. En números diferentes, los bits serán diferentes y la salida de cada EXOR será 1. Figura 95. Comparador de magnitudes de dos bits.
Comparador de magnitudes de cuatro bits
En el diagrama 96 se muestra un comparador de magnitud de cuatro bits. Las entradas son A y B y las salidas son las tres variables binarias A>B, A=B y A
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