Índice Introducción Codificadores/Decodificadores Multiplexores/Demultiplexores Generadores/Comprobadores de paridad Sumadores Comparadores
Sistema Combinacional Entradas Salidas
Sistema secuencial Entradas Salidas Memoria
Sistema combinacional Entradas Salidas M bits N bits Entradas Salidas . . M . . . . N . .
Decodificadores a0 a1 E Q0 Q1 Q2 Q3
Decodificadores Generan los productos canónicos de las variables de entrada al sistema. Consisten en ‘n’ entradas y ‘2n’ salidas Aplicación: Conversores de código
Decodificador MSI 74154
Decodificador 74154
Lógica modular con decodificadores Problema: Implementar, con dos decodificadores 74154 un decodificador de 5 a 32 bits
A0 A1 A2 A3 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11 Q12 Q13 Q14 Q15 E1 E0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 74154 A0 A1 A2 A3 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11 Q12 Q13 Q14 Q15 E1 E0 74154 A0 A1 A2 A3 A4 A4
Decodificador BCD-7 Segmentos a b c d e f g a0 a1 a2 a3 BCD-7 Segmentos a b c d e f g
Decodificador BCD-7 Segmentos a b c d e f g
Codificadores Realizan la función inversa al decodificador Ej: Codificación de un teclado Codificador con prioridad Codificador Decimal-BCD Codificador Octal-Binario
Conversor Decimal-BCD 0 1 2 3 4 5 6 7 8 9 Decimal-BCD A0 A1 A2 A3
Conversor Decimal-BCD A0 (LSB) A1 A2 A3 (MSB) 1 2 3 4 5 6 7 8 9
Conversor Octal-Binario 0 1 2 3 4 5 6 7 Octal-BCD A0 A1 A2
Conversor MSI 74×148 0 1 2 3 4 5 6 7 EI 74F148 EO 1 2 4 GS
Conversor de MSI 74×148
Conversor de 16 a 4 líneas 0 1 2 3 4 5 6 7 EI 74F148 EO 1 2 4 GS 0 1 2 3 4 5 6 7 EI 74F148 EO 1 2 4 GS A0 A1 A2 A3 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 (Gp:) 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 (Gp:) 0 1 0 (Gp:) 0 (Gp:) 1 1 1 (Gp:) 1 0 1 0 (Gp:) 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 (Gp:) 1 1 1 (Gp:) 1 (Gp:) 0 0 1 (Gp:) 1 1 0 1
Multiplexores 2N canales de entrada, un canal de salida, N bits de control 0 1 2 . . . . . 2N 1 2 3 . . . . N MUX Salida
Multiplexor de 4 entradas de 1 bit S0 S1 I0 I1 I2 I3 Salida
Multiplexor 74157 74158
Implementación de funciones Salida=Si ( Ii mi EN ) Por tanto se puede implementar cualquier función lógica F=Si (fi mi) (Gp:) Entrada ‘i’ (Gp:) Mintérmino de control
Ejemplo de implementación 0 1 2 3 4 5 6 7 S2 S1 S0 MUX Salida 0 1 0 0 0 1 1 1 a b c f(a,b,c)= ab+ac+bc
Implementación funciones de 4 variables (Gp:) 0 1 2 3 4 5 6 7 S2 S1 S0 (Gp:) MUX (Gp:) Salida (Gp:) F
(Gp:) 0 1 2 3 4 5 6 7 S2 S1 S0 (Gp:) MUX (Gp:) Salida (Gp:) 0 0 1 1 0 D 1 D (Gp:) A B C (Gp:) F
Ejercicio Implementar la función F a partir de un multiplexor de 4 bits y de la lógica necesaria
Demultiplexores Un canal de entrada, 2N canales de salida, N bits de control (Gp:) 0 1 2 . . . . . 2N 1 2 3 . . . . N (Gp:) DEMUX (Gp:) Entrada
Demultiplexor de 1 línea a 4 líneas S0 S1 I0 D0 D1 D2 D3 Idéntico que el decodificador de 2 a 4
Demultiplexor utilizando el 74154 A0 A1 A2 A3 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11 Q12 Q13 Q14 Q15 E1 E0 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 74154 S0 S1 S2 S3 Entrada 0
Demultiplexor utilizando el 74154 A0 A1 A2 A3 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11 Q12 Q13 Q14 Q15 E1 E0 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 74154 S0 S1 S2 S3 Entrada S4 A0 A1 A2 A3 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11 Q12 Q13 Q14 Q15 E1 E0 D16 D17 D18 D19 D20 D21 D22 D23 D24 D25 D26 D27 D28 D29 D30 D31 74154 S0 S1 S2 S3 Entrada
Generador/Comprobador de paridad (Gp:) A0 (Gp:) A1 (Gp:) X es 1 si el número de ‘unos’ es impar (Gp:) A0 (Gp:) A1 (Gp:) A2 (Gp:) A3 (Gp:) X es 1 si el número de ‘unos’ es impar
Generador/Comprobador de paridad74280 74280 A B C D S Par E S Impar F G H I
0 1 2 3 4 5 6 7 S2 S1 S0 MUX Salida D0 D1 D2 D3 D4 D5 D6 Transmisión datos D7 (Gp:) S2..0 (Gp:) 0 (Gp:) 1 (Gp:) 2 (Gp:) 3 (Gp:) 4 (Gp:) 5 (Gp:) 6 (Gp:) 7 (Gp:) 0 (Gp:) 1 (Gp:) 2 (Gp:) 3 (Gp:) 4 (Gp:) 5 (Gp:) 6 (Gp:) 7 (Gp:) Salida (Gp:) D0 (Gp:) D1 (Gp:) D2 (Gp:) D3 (Gp:) D4 (Gp:) D5 (Gp:) D6 (Gp:) D7 (Gp:) D0 (Gp:) D1 (Gp:) D2 (Gp:) D3 (Gp:) D4 (Gp:) D5 (Gp:) D6 (Gp:) D7
74280 A B C D S Par E S Impar F G H I 0 1 2 3 4 5 6 7 S2 S1 S0 MUX Salida S0 S1 S2 D0 D1 D2 D3 D4 D5 D6 D0 D1 D2 D3 D4 D5 D6 0 0 (Gp:) Bit de paridad par Transmisión datos
0 1 2 3 4 5 6 7 S2 S1 S0 DEMUX Entrada REGISTRO 74280 S Impar Comprobador paridad Par 0 Error (Gp:) 1 si Impar (Gp:) 1 1 1
Sumadores básicos S=A?B Cout A B (Gp:) S A S B Cout
(Gp:) Cout (Gp:) A (Gp:) B (Gp:) Cin (Gp:) S=A?B ?C (Gp:) S A S B Cout Cin Ejercicio: Implementa un sumador completo a partir de dos semisumadores y una puerta OR
Sumador de 4 bits (propag. acarreo) (Gp:) S A S B Cin Cout (Gp:) S A S B Cin Cout (Gp:) S A S B Cin Cout (Gp:) S A S B Cin Cout (Gp:) C-1 (Gp:) A0 (Gp:) A1 (Gp:) A2 (Gp:) A3 (Gp:) B3 (Gp:) B2 (Gp:) B0 (Gp:) B1 (Gp:) S0 (Gp:) S1 (Gp:) S2 (Gp:) S3 (Gp:) Cout (Gp:) t (Gp:) t (Gp:) t (Gp:) t (Gp:) 4t
ESTA PRESENTACIÓN CONTIENE MAS DIAPOSITIVAS DISPONIBLES EN LA VERSIÓN DE DESCARGA