Contenidos Repaso de sistemas digitales Sistemas de numeración Repaso de álgebra de Boole y simplificación Sistemas combinacionales Sistemas secuenciales Memorias Dispositivos lógicos programables 1
Relación entre los 16 primeros números decimales, binarios, octales y hexadecimales.
(Gp:) CIRCUITO COMBINACIONAL
4 El comportamiento de C queda definido mediante las funciones lógicas (Z1, Z2,…). El circuito C se puede considerar como una multifunción, donde cada función Zi en un instante t depende del valor de las variables en ese instante
Características de los Circuitos Combinacionales -Son acíclicos (no pueden contener bucles cerrados o realimentaciones) -Dos salidas no pueden unirse entre sí (conflicto lógico si las dos generan diferentes niveles lógicos, en estos casos hay que utilizar puertas triestado). 5
(Gp:) 1 (Gp:) 1
CODIFICADOR : circuito combinacional con m entradas y n salidas. Cada una de las entradas tiene asignado ún número de orden, cuando una de las entradas es activada y el resto permanecen en el estado lógico contrario, en las n líneas de salida aparece una combinación binaria que indica en un determinado código, el número de orden de la línea de entrada activada. Normalmente los códigos utilizados son el binario natural y el BCD. Aplicaciones : Circuitos asociados a los teclados, para codificar las señales provenientes de la pulsación de las distintas teclas. Conexión entre la CPU y los dispositivos periféricos que pueden pretender el acceso a la CPU simultáneamente y deben ser atendidos de acuerdo a determinadas prioridades. Diseño de convertidores A/D.
7 CODIFICADOR SIN PRIORIDAD
En caso de activarse dos o más entradas simultáneamente, la salida será la unión (suma lógica) de las salidas correspondientes a cada entrada activada por separado, de modo que a la salida se obtendrá una codificación errónea
(Gp:) 1 (Gp:) 1
En un decodificador se activa la salida cuyo número de orden coincide con el expresado en la combinación binaria de entrada. Aplicaciones : – Direccionamiento (habilitación) de los dispositivos de E/S y memorias por parte de la CPU. – Implementación de funciones lógicas. 8
(Gp:) 0
1
0 (Gp:) 0
0
1
0
0
0
0
0
9
10 (Gp:) Traduce una información codificada a otro código diferente
(Gp:) Convertidor de código BCD para display de 7 segmentos :
11 Los dígitos decimales están codificados en BCD, el conversor traduce los cuatro bits del código BCD a una palabra de código de salida, apropiada para iluminar las segmentos
Un multiplexor es un circuito combinacional con m entradas, una salida y n (m=2n) entradas de selección. Conecta la salida con la entrada cuyo número de orden coincide con el introducido en las líneas de selección. Aplicaciones: Enrutado de datos en sistemas multiprocesador. Selector de datos binarios en la CPU Implementación de funciones lógicas 12
(Gp:) 1 0 (Gp:) 0
D1
0
0 (Gp:) D1
Los bits de selección (S0 y S1) determinan la puerta AND habilitada. Estructura decodificadora (AND) para la selección del permite implementar funciones lógicas 13
DEMULTIPLEXORES Un demultiplexor es un circuito combinacional con una entrada, m salidas y n líneas de selección (m=2n), que conecta la entrada con la salida cuyo número de orden coincide con la dirección de las líneas de selección. 14
(Gp:) Sean dos números A y B: A=An-1An-2…A1A0 y B= Bn-1Bn-2…B1B0
Considérense las funciones:
E (Equal), G (Great) y L (Less)
E=1 sii A=B G=1 sii A>B L=1 sii A< B
COMPARADORES 15 Compara las magnitudes de dos números binarios
(Gp:) Cada bit Si de la suma se obtiene sumando los bits Ai, Bi y el acarreo que se produjo al sumar los bits Ai-1 y Bi-1, en la etapa anterior.
– La suma, en general, tendrá un bit más que los sumandos.
SEMISUMADORES Diseñaremos un circuito capaz de sumar dos palabras de un bit, como elemento unitario que asociaremos después para implementar sumadores de mayor número de bits. El semisumador no tiene en cuenta el acarreo previo
Sistemas secuenciales 18
19 SISTEMAS SECUENCIALES Circuitos que en un instante dado las salidas son funciones que dependen de las entradas externas y de la información almacenada en el instante considerado. En sistemas informáticos aparecen como registros, memorias y unidad de control.
En la vida cotidiana los vemos en control de diferentes sistemas: Sistema de semáforos (recuerda la secuencia en que pasan los colores), Control de ascensor (recuerda la secuencia de pisos donde debe parar), código de seguridad (recuerda la secuencia de introducción de dígitos) MODELO ESTRUCTURAL C. Combinacional M. Elementos de memoria
20 SISTEMAS SECUENCIALES Síncronos: existe una señal externa de sincronismo, señal de reloj. La señal de reloj (onda cuadrada) sincroniza los cambios de las señales internas del circuito. Asíncronos: no existe esa señal de sincronismo MODELO ESTRUCTURAL C. Combinacional M. Elementos de memoria (Reloj) CLK Xi: variables de entrada, zi: variables de salida yi: variables de estado
21 Elementos de memoria: Biestables (Flip-Flop) Constituyen las células elementales de memoria de los sistemas secuenciales. Memorizan un bit de información, adoptando dos estados estables, “0” y “1”, en sus salidas Q y Q´ (variables de estado) que perduran en el tiempo aunque desaparezca la excitación que los originó. Para modificar el estado de los biestables, es necesario añadir entradas externas al núcleo de memorización. Esto recibe el nombre de lógica de disparo, y su valor determina el valor de Q. Atendiendo a la lógica de disparo los biestables se clasifican en RS, JK, D y T. Si además añadimos señal de reloj o no, serían síncronos o asíncronos.
22 Elementos de memoria: Biestables (Flip-Flop) Sin sincronismo
23 SINCRONISMO POR NIVEL O DISPARO POR NIVEL (ALTO o BAJO) ALTO BAJO
24
25 SINCRONISMO POR FLANCO O DISPARO POR FLANCO (DE SUBIDA o DE BAJADA)
26 Símbolo que indica el disparo por flanco de subida Símbolo que indica el disparo por flanco de bajada
27 El disparo se realiza por flanco, no por nivel, para evitar oscilaciones contínuas en caso J=K=1
La ecuación de biestable: Q(t+1)=T?Qt 28 Se obtienen cortocircuitando las entradas de un JK El disparo se realiza por flanco, no por nivel, para evitar oscilaciones contínuas en caso T=1 Aplicación: Divisor de frecuencia Conmuta: pasa de 0 a 1 Conmuta: pasa de 1 a 0
29 S=D y R=D´ en un RS J=D y K=D´ en un JK
Sistemas secuenciales SubCircuitos secuenciales básicos 30
REGISTROS REGISTRO: Circuito secuencial síncrono capaz de almacenar varios bits de información
INFORMACIÓN: formato serie o paralelo Serie: los bits se transfieren uno a continuación del otro por la misma línea. Paralelo: Se transmiten todos los bits al mismo tiempo, usando un numero de líneas de transferencia igual al número de bits
Clasificación de los registros según el formato de la información: Entrada serie, salida serie. Entrada serie, salida paralelo. Entrada paralelo, salida serie. Entrada paralelo, salida paralelo.
REGISTROS DE DESPLAZAMIENTO: utilizan formato serie en la entrada o salida. 31
(Gp:) 1
(Gp:) 1
(Gp:) 1
(Gp:) 1
(Gp:) 1
32 Los bits se desplazan a través de los biestables
33 CI 74164. Incorpora la línea de puesta cero asíncrona (CLEAR) activa a nivel bajo, cuya misión es inicializar el registro.
REGISTROS CON ENTRADA PARALELO Y SALIDA SERIE. (CARGA ASÍNCRONA) (Gp:) 0 (Gp:) 1 (Gp:) 0 (Gp:) 1 (Gp:) 1 (Gp:) 1
(Gp:) 1 (Gp:) 1
(Gp:) 0 (Gp:) 1 (Gp:) 1 (Gp:) 0
(Gp:) 1 (Gp:) 0 (Gp:) 0 (Gp:) 1
34 PRESET Y CLEAR permiten la carga de información en paralelo INHIBICION RELOJ a “0” se produce el desplazamiento con cada flanco de subida del reloj
REGISTROS CON ENTRADA PARALELO Y SALIDA SERIE. (CARGA SÍNCRONA) (Gp:) 1 (Gp:) 0 (Gp:) 1 (Gp:) 0 (Gp:) 0 (Gp:) 0 (Gp:) 1 (Gp:) 0 (Gp:) 1
(Gp:) 1 (Gp:) 0
(Gp:) 1 (Gp:) 1 (Gp:) 0
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36 Latch Almacenamiento temporal de la información
REGISTRO UNIVERSAL DE DESPLAZAMIENTO 37
CONTADORES Circuito secuencial capaz de almacenar, en binario o cualquier otro código el número de impulsos que recibe
Tres tipos: Asíncronos Síncronos Basados en registros de desplazamiento
Aplicaciones: divisor de frecuencia, control de tiempos, secuenciador en unidades de control, etc.
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CONTADORES ASÍNCRONOS CONTADORES DE RIZADO (RIPPLE COUNTERS) Los biestables no comparten la misma señal de reloj: (Gp:) 0 (Gp:) 0 (Gp:) 0 (Gp:) 0
(Gp:) 1 (Gp:) 1 (Gp:) 0 (Gp:) 0
(Gp:) 1 (Gp:) 0 (Gp:) 0 (Gp:) 0
(Gp:) 1 (Gp:) 0 (Gp:) 1 (Gp:) 1
(Gp:) 1 (Gp:) 1 (Gp:) 1 (Gp:) 1
(Gp:) 0 (Gp:) 1 (Gp:) 0 (Gp:) 0
(Gp:) 0 (Gp:) 0 (Gp:) 1 (Gp:) 0
(Gp:) 0 (Gp:) 0 (Gp:) 0 (Gp:) 0
(Gp:) 0 (Gp:) 1 (Gp:) 1 (Gp:) 1
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CONTADOR ASÍNCRONO DESCENDENTE 40
CONTADOR ASÍNCRONO REVERSIBLE (Gp:) UP=1
(Gp:) DOWN=0
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CONTADOR MÓDULO N (CONTADOR MÓDULO 10) (Gp:) 0 (Gp:) 1 (Gp:) 0 (Gp:) 1 (Gp:) 0
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Memorias 43
PARAMETROS FUNDAMENTALES DE LAS MEMORIAS Tiempo de acceso: tA tiempo que tarda una palabra en ser leída o escrita desde que se direccionar. La velocidad de acceso bA es la inversa del tiempo y se mide en palabras por segundo Modo de acceso: Aleatorio (RAM, Random Access Memory) Se accede a las posiciones de memoria en cualquier orden. El tiempo de acceso es independiente de la posición. Serie. Se accede a las posiciones en secuencia y el tiempo depende de la posición de la cabeza de lectura. Alterabilidad (Posibilidad de alterar el contenido de la misma ) Memorias ROM (Read Only Memory) Memorias de "solo lectura" Almacenamiento permanente de datos y programas Tipos: ROM, PROM, EPROM, EEPROM. Memorias RWM (Read-Write Memory) Memorias de lectura y escritura Almacenamiento no permanente de programas y datos Memorias SRAM, DRAM, FLASH
44 Son los dispositivos de almacenamiento de datos e instrucciones en los sistemas digitales.
CLASIFICACIÓN
– Memorias ROM (Read Only Memory): El contenido se establece en el proceso de fabricación.
– Memorias PROM (Programable ROM): Son memorias ROM programables en un equipo especializado. El contenido es inalterable desde el momento de la programación.
– Memorias RPROM (Reprogramable ROM): Es posible reprogramarlas borrando el contenido previamente. Según la forma de realizar el borrado, se contempla una subclasificación adicional:
– Memorias EPROM (Erasable PROM): La grabación se realiza en equipos especiales. El borrado se realiza mediante la exposición del integrado a radiación ultravioleta. – Memorias EEPROM o E2PROM (Electrically EPROM): Programables y borrables eléctricamente. Esto las dota de una gran versatilidad, puesto que tanto la programación, modificación y borrado puede realizarse ON LINE. Presentan la ventaja de ser borrables byte a byte. 45
CAPACIDAD DE UNA MEMORIA RAM.. (Gp:) Nº de palabras: 2n
Bits por palabra: m (Gp:) Organización 2n x m bits
Ejemplo: n=11, m=8 Organización 211 x 8=2k x 8 Capacidad 16 Kbits= 16384 bits 46
Circuitos lógicos programables(PLD) 47
DISEÑO DE CIRCUITOS CON MEMORIAS Y CIRCUITOS LÓGICOS PROGRAMABLES (PLD) VENTAJAS:
Reemplazan a varios componentes discretos Reducción de CI’s Reducción de espacio, conexiones, consumo … Reducción de coste Aumento de fiabilidad Posibilidad de ser reprogramados Versatilidad de los diseños que se pueden adaptar a nuevas especificaciones. Posibilidad de corregir errores de diseño Utilización de herramientas EDA (Electronic Desing Automation) en el diseño Lenguajes de descripción de Hw (HDL), ejem: VHDL. Simulación… Gran variedad de dispositivos con diversas tecnologías, arquitecturas y niveles de complejidad. Capacidades equivalentes desde varias decenas a varios millones de puertas.
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(Gp:) Memorias PROM y PLD
A B C D a b c d PROM (16×4): Matriz codificadora (fija) Matriz decodificadora (programable) Salidas Productos 49
(Gp:) a b c d (Gp:) A B C D
Utilizando una PROM 16×4: 50
(Gp:) Memorias PROM y PLD
(Gp:) A B C D (Gp:) a b c d
FPLA (4x16x4): (Field Programmable Logic Array) Matriz codificadora (programable) Matriz decodificadora (programable) (Gp:) Salidas Productos Entradas
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A B C D Utilizando un FPLA Simplificando: a=A; b=A’B+AB’ c=B’C+BC’; d=C’D+CD’ Resultado 7 productos, FPLA=4x7x4 (Gp:) a b c d (Gp:) A D’C AB’ BC’ A’B B’C DC’
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(Gp:) Memorias PROM y PLD
A B C D a b c d PAL (4x16x4): (Programmable Array Logic) Matriz codificadora (programable) Matriz decodificadora (fija) (Gp:) Salidas Productos Entradas
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Utilizando un PAL Simplificando: a=A; b=A’B+AB’ c=B’C+BC’; d=C’D+CD’ Resultado 7 productos, PAL=4x8x4 a b c d A B C D A 0 A’B AB’ B’C BC’ C’D CD’ 54