Spartan-3: Ubicación de la Block RAM
Spartan-3: Block RAM (config. de cada bloque)
Spartan-3: Block RAM total Tabla extraída de “Spartan-3 Generation FPGA User Guide”
Spartan-3: Block RAM Imagen extraída de “Spartan-3 Generation FPGA User Guide”
Spartan-3: Block RAM Primitivas
Spartan-3: Multiplicador Cuenta con 20 multiplicadores embebidos de 18 bits de operando y 36 bits de salida. Se encuentran al lado de los bloques de memoria
Spartan-3: Multiplicador
DCM (Digital Clock Manager) (Spartan-3) Eliminación del desfasaje que se genera en el reloj por retardos en el ruteo (skew). Asegura que el flanco (ascendente o descendente) llega al mismo tiempo a todas las entradas de reloj de flip-flops Síntesis de frecuencias. A partir de la señal de reloj de entrada puede generar diferentes relojes, multiplicando por M y dividiendo por N (siendo M = 2 a 32 y N = 1 a 32) Corrimiento de fase. Puede implementar desfasajes controlados de la señal de reloj
Función
DCM (Digital Clock Manager) (Spartan-3)
DCM (Digital Clock Manager) (Spartan-3)
DCM (Digital Clock Manager) (Spartan-3)
DCM (Digital Clock Manager) (Spartan-3)
Spartan-3E: Recursos Cuadro extraído de “Spartan-3 Generation FPGA User Guide” La siguiente tabla muestra los diferentes recursos disponibles en una fpga Spartan-3E
Spartan-3E: Pines de Entrada / Salida Nota: Los valores entre paréntesis indican la cantidad de pines de sólo lectura Cuadro extraído de “Spartan-3 Generation FPGA User Guide”
Evolución de la tecnología FPGA Xilinx
Evolución de la tecnología FPGA Altera
Evolución de la tecnología FPGA Altera
Tendencias Arquitecturas mixtas, orientadas a aplicaciones de características diversas (lógica, procesadores soft/hard, DSP) Enlaces serie de alta velocidad (28 Gb/s) LUTs con mayor cantidad de entradas (6) Reconfiguración dinámica (on the fly) Dispositivos muy potentes que soportan entradas analógicas Aumento en la escala de integración
Flujo de diseño Diseño Codificación Simulación Síntesis Mapeo, ruteo y ubicación Simulación Generación del bitstream Configuración de la FPGA Diseño del circuito a implementar en la FPGA
Codificación en HDL Simulación del código HDL Transformación de la descripción en un circuito en base a primitivas Asignación de cada primitiva a un lugar físico y utilización de los recursos de interconexión para conectar los componentes entre sí Simulación luego del PAR Se configura la FPGA o una memoria auxiliar Generación del archivo de configuración (.bit)
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