1 ANALISIS y DISEÑO DE CIRCUITOS CON BIESTABLES Sub3.1.- Análisis de circuitos de biestable R-S con puertas lógicas. 3.2.- Análisis de otros biestables con puertas lógicas 3.3.- Análisis de biestables con puertas lógicas sincronizados por nivel. 3.4.- Análisis de biestables con puertas lógicas sincronizados por flancos. 3.5.- Representación gráfica de biestables como bloque funcional 3.6.- Transformación de un tipo de biestable en otro. 3…- Diseño de circuitos biestablesd. (Máquinas de estados modelos de Mealy y Moore)
2 Circuito Secuencial Los circuitos secuenciales se caracterizan por que los valores de la señal de salida en un instante determinado dependen del valor de las entradas y del valor de la salida en el instante anterior
3 3.1.- Biestable R-S con puertas NOR(Estados estables) Q1 = Q(T) Q2 = /Q(T) Tema 3. Práctica 1. Montar en Board y comprobar la Tabla de verdad
4 Biestable R-S con puertas NOR Q1 = Q(T) Q2 = /Q(T)
5 Biestable R-S (Puertas NOR) ANSI/IEEE 91-1984 Tabla de Excitación Tabla de Transición Símbolo
6 Cronograma de evolución de un Biestable R-S
7 Biestable R-S con puertas NAND Tema 3. Práctica 2. Montar en Board y comprobar la Tyabla de verdad
8 Biestable R-S (Puertas NAND) ANSI/IEEE 91-1984 * = Estado Prohibido Símbolo Tabla de Transición
9 Biestable J-K ANSI/IEEE 91-1984 Tabla de Excitación Tabla de Transición Símbolo
10 Biestable J-K con puertas lógicas
11 Cronograma de evolución de un Biestable J-K
12 Biestable D puertas Tema 3. Práctica 3. Montar en Board y comprobar la Tyabla de verdad
13 Circuito antirrebotes Tema 3. Práctica 4. Montar en Board y comprobar su funcionamiento INT en A => U2=0 Y U1=1 => UO2 = 1 y UO1 = 0 INT entre A y B => SIN CAMBIO A LA SALIDA PERO => U1=U2=1 => UO2 = 1 y UO1 = 0 INT en B => U2=1 Y U1=0 => UO2 = 0 y UO1 = 1
14 Biestable J-K Master-Slave
15 Diagrama de tiempos respecto a al señal de sincronismo Master-Slave
16 Cronograma de evolución de un Biestable J-KMaster Slave Tema 3. Práctica 5. Montar en Board y comprobar la Tabla de verdad y el cronograma
17 Biestable J-K 74LSMaster Slave
18 Biestable J-K Master-Slave con entradas asíncronas de Reset y Clear
19 Símbolo del Biestable J-K sincrono con entradas de Preset y Clear Símbolos Tabla de Transición
20 74..112 del Biestable J-K síncrono con entradas de Preset y Clear Símbolos Tabla de Transición
21 Biestable D sincronizado por flanco de subida Tabla de Transición
22 Cronograma de evolución de un Biestable D Sincronizado por flanco de subida Símbolo
23 Cronograma de evolución de un BiestableJ-K Sincronizado por flanco de bajada
24 Parámetros de los biestables tclk: Duración mínima del impulso de reloj tset-up: Tiempo mínimo que debe de estar presente una entrada de excitación antes del flanco activo de reloj thold: Tiempo mínimo que debe permanecer una entrada de excitación después del flanco activo del reloj. tpd : Tiempo de retardo de propagación. Es el tiempo transcurrido entre el flanco activo de l reloj y la aparición de la señal de salida fmax: Frecuencia máxima. Es la máxima frecuencia que se puede aplicar a la entrada CLK de un biestable que asegure que éste se dispare. tw(L) : Tiempo mínimo que la señal de reloj (CLK) debe permanecer a nivel bajo antes de que pase a nivel alto. tw(H) : Tiempo mínimo que la señal de reloj (CLK) debe permanecer a nivel alto antes de que pase a nivel bajo.
25 Representación de los biestables como bloques funcionales Biestable genérico Representación del biestable 74112
26 Transformación de un tipo de biestable en otro
27 Transformación de un biestable R-S en uno J-K Implementación de un biestable J-K a partir de un biestable R-S
28 Clasificación de los biestables por su forma de disparo
29 CIRCUITOS SECUENCIALES:ANALISIS Y DISEÑO DE CIRCUITOS CONTADORES Sub Contadores y Divisores de frecuencia Asíncronos Contadores y Divisores de frecuencia Sincronos
30 Diagrama de bloques de un contador y un divisor de frecuencia (Fig.6.1)
31 3.1.- Contador asíncrono binario de módulo 16 Tema 3. Práctica 5. Montar en Board y comprobar la Tabla de verdad y el cronograma de la siguiente transparencia
32 Cronograma de funcionamiento del contador binario de módulo 16 Tema 3. Práctica 6. Comprobar las salidas conectando un Deco+Resitencias+Deco 7Seg Tema 3. Práctica 7. Realizar los cambios necesarios para realizar un Contador/Divisor asíncrono BCD ( 0 a 9). Tema 3. Práctica 8. Realizar los cambios necesarios para realizar un dado ( 1 a 6).
33 Retardo de propagación al pasar del estado 1111 al 0000
34 Cronograma de funcionamiento con tiempos de retardo
35 Contador binario descendente de módulo 16
36 Cronograma de funcionamiento del contador binario descendente de módulo 16
37 Contador BCD asíncrono
38 Cronograma del contador asíncrono BCD
39 Dado electrónico con biestables J-K Diseñar y montar un dado de 1 a 6. Actividad 8
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