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Diseño lógico combinacional con VHDL

Enviado por Pablo Turmero


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    SEÑALES Y VARIABLES SEÑALES: Se declaran igual que las constantes y variables. La diferencia es que pueden ser normal, register y bus. Si no se especifica nada en la declaración el compilador entenderá que es del tipo normal. Se puede decir que la señal tiene dos partes una donde se escribe y otra donde se lee. Las señales pueden ser declaradas sólo en las arquitecturas, paquetes (PACKAGE) o en bloques concurrentes (BLOCK). Utilizadas en ejecuciones concurrentes. VARIABLES: Es similar al concepto de variable en otros lenguajes. Su valor puede ser alterado en cualquier instante y se le puede asignar un valor inicial. Las variables sólo se declaran en los procesos o subprogramas. Utilizadas en ejecuciones en serie.

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    SEÑALES Y VARIABLES –Uso incorrecto de las señales ARCHITECTURE ejem1 OF entidad IS SIGNAL a, b, c, x, y : INTEGER; BEGIN P1: PROCESS (a,b,c) BEGIN c